突破内存瓶颈：混合型内存技术的新突破

人工智能的快速发展对硬件提出了更高的要求，其中内存性能尤为关键。传统的 DRAM 和 SRAM 各有优劣，DRAM 密度高但速度慢，SRAM 速度快但密度低。为了突破这一瓶颈，斯坦福大学的研究团队正在开发一种新型的混合型内存技术，将 DRAM 的高密度与 SRAM 的高速性能相结合，为人工智能硬件提供更强大的支持。

这项研究得到了美国国防部“芯片与科学法案”的资助，是加州-太平洋-西北人工智能硬件中心的重点项目之一。该中心致力于开发更节能的人工智能硬件，而内存是其中至关重要的环节。数据在逻辑单元和内存之间频繁传输会降低 GPU 的速度，并成为人工智能能耗的主要来源。因此，在芯片上拥有更多快速、高密度的内存将有助于缓解这些问题。

斯坦福大学的研究团队将目光锁定在“增益单元”内存上。这种内存类似于 DRAM，但使用第二个晶体管代替电容来存储数据。数据以第二个晶体管栅极上的电荷形式存储，栅极是一种控制晶体管电流流动的电容结构。与普通 DRAM 中电容会随着时间推移而泄漏电荷不同，增益单元中的读取操作不会破坏数据。事实上，读取晶体管在读取数据时会为存储晶体管提供信号增强，即提供增益。在 DRAM 中，每次读取信息都会破坏信息，而增益单元则通过增加一个额外的读取晶体管来解决这个问题，读取的是放大后的信号，而不是直接读取电荷。

然而，增益单元也存在一些局限性。当两个晶体管都是硅材料时，数据泄漏速度相对较快；当两个晶体管都是氧化物半导体时，读取速度较慢。为了克服这些限制，斯坦福大学的研究团队将硅读取晶体管与氧化铟锡写入晶体管结合，制造出性能更优异的混合型增益单元内存。这种混合型内存能够将数据保存超过 5000 秒，而普通 DRAM 每 64 毫秒就需要刷新一次。此外，混合型增益单元的读取速度比类似的氧化物-氧化物增益单元快约 50 倍。

这种硅和氧化物晶体管的组合不仅缩小了单元尺寸，而且氧化物晶体管的漏电流很低，使得混合型内存的数据保持时间比硅-硅增益单元提高了几个数量级。研究团队认为，这种混合型内存单元可以集成到逻辑芯片上，为计算机架构带来新的可能性。这种设计将改变内存的使用方式，从仅限于闪存、DRAM 和 SRAM 的时代迈向更丰富、更灵活的内存时代。