超算与智算深度融合，智能体正重构下一代科研算力架构

如果把科研计算比作一条流水线，过去几十年间，其运行节奏主要由人来主导：寻找工具、编写脚本、提交排队、排错重跑，最后汇总数据。算力本身尽管强大，但交付任务的方式长期停留在人工阶段。在传统的科研流程中，数据准备、环境配置、任务编排和结果分析等环节占用了80%以上的时间，真正用于计算执行的时间不足两成。

超智融合成为算力演进的必然

随着AI深度渗透进观测、模拟与实验各个阶段，过去以高性能计算（HPC）高精度仿真为主的工作，正与大模型训练、推理以及智能体沙箱计算交织在一起。一项前沿研究，往往既需要高精度的物理仿真，又需要海量参数的模型运算。

IDC与浪潮信息联合发布的报告显示，2024年中国智能算力规模达到725.3 EFLOPS，同比大涨74.1%，显著高于通用算力20.6%的增速，预计到2028年将达2781.9 EFLOPS。智算需求的高速增长，让传统架构的弊端逐渐显现。

以往基于Slurm或PBS的传统HPC调度体系，仅能基于核数、显存和预估时长进行分配，无法理解任务背后的科学目标。面对精度要求各异的混合任务，传统的单一种类调度模式难以维系：高精度仿真依赖双精度浮点（FP64）与高内存带宽，AI训练吃重互联带宽与显存容量，而AI智能体（Agent）的工具调用则要求轻量、高弹性和快速启停。科研范式正从“人驱动工具”转向“人定目标、智能体自主执行”，促使算力底座必须走向超算与智算的深度融合。

破解融合瓶颈：三层技术架构

超智融合的核心痛点在于精度跨度大与数据流转复杂。传统架构割裂了FP64双精度与FP16、BF16乃至FP8的低精度计算，无法兼顾混合精度计算与AI制药、材料模拟等前沿场景。针对这一挑战，业内正通过分层架构进行突破：

第一层：异构算力连成一张网络
针对不同工作负载提供适配规格。例如传统HPC选用优化实例，AI任务使用加速实例，智能体运行通用容器实例。依托CIPU 2.0等软硬件架构消除虚拟化损耗，配合低时延eRDMA网络，通过统一的开放OpenAPI实现全局创建与编排。

在硬件层面，新一代搭载高规格处理器的计算节点可提供上百个物理核心与TB级内存，专攻CAE仿真与芯片EDA验证；在AI端，依托自研芯片打造的多代加速器配合超节点架构，能够为科研集群提供弹性加速支持。云上弹性机制可按峰值需求动态拉起与释放资源，在保障性能的同时大幅压降整体拥有成本。

第二层：让数据流转快于算力消耗
计算硬件若缺乏饱和的数据喂入便会陷入空转。通过eRDMA降低节点互联延迟，配合并行文件系统CPFS，使大规模混合负载能够秒级拉取数据。存储层引入冷热数据分层缓存，并让网络与存储邻近的节点实现亲和性调度，将昂贵算力的闲置率降到最低。

第三层：智能体驱动全流程自动化
搭建面向垂直学科的智能体平台。架构最上层为覆盖具身智能、生命科学、工业仿真、集成电路设计等领域的垂直Agent；中间通过Agent Runtime理解科研目标、拆解步骤并自主调用行业专家技能库（Skills）；底层执行层统一负责异构资源调度、环境配置与日志管理。

在具身智能领域，系统已能串联数据采集、多模态标注、模型训练与仿真验证全链路；在生命科学场景，智能体可自主解析FASTQ、PDB等生物数据格式，编排工作流并自适应匹配CPU与GPU算力，将分子对接、筛选乃至自动化合成全流程交由算法闭环接管。

智能体正在成为科研的操作系统

从技术演进路线看，算力规模与互联跨度将持续放大。在Scale Up纵向扩展方向上，由数十至上百颗芯片构成的超节点规模不断刷新上限，支撑更大规模的复杂仿真；在Scale Out横向扩展方向上，弹性RDMA网络逐步跨越机房限制，实现跨可用区的无缝协同。

在应用生态上，智能体正从可选项转变为标准基础设施。随着系统能够将目标翻译为计算路径，研究人员只需设定精度、耗时和预算边界，背后的WorkAgent便会自动拆解任务、调度异构资源、解析日志收敛情况并在故障时自我修复。

除公有云厂商外，国家超算中心、芯片设计公司及电信运营商也纷纷加速布局这一领域。打破高精度超算与大模型智算的物理边界，让智能体充当新型操作系统，正在成为决定未来科研基础设施竞争格局的关键变量。