华为公布 Tau 缩放定律量产数据

华为半导体负责人何庭波于7月3日在中国预印本平台ChinaXiv上发布了Tau（τ）缩放定律论文的第二版。新版本在原有框架基础上补充了工程细节以及公司麒麟2026芯片的量产测量数据。

这篇更新版论文进一步扩展了何庭波5月在上海举行的2026年IEEE国际电路与系统研讨会（ISCAS）上首次提出的理论。当时她指出，行业应从追求晶体管几何尺寸缩小转向优化跨多层芯片的信号传播时间。

论文新增内容

V2版本包含了华为混合键合工艺的测试数据。该工艺以约1.5微米的键合间距垂直堆叠芯片层，融合铜触点。这种逻辑折叠（LogicFolding）架构将关键路径逻辑分布在多个有源层上，而不是铺展在单一平面上，从而缩短了布线距离，减少了拖慢信号的电阻和电容负载。

根据华为早前的披露，麒麟2026芯片在不推进到更小工艺节点的情况下，晶体管密度达到每平方毫米2.38亿个晶体管（此前为1.55亿）。该公司表示，2026年秋季推出的麒麟芯片将率先采用逻辑折叠架构。

战略背景

这一进展凸显了华为在受美国出口管制、无法获得先进EUV光刻设备的情况下，与西方芯片制造商竞争的策略。华为认为，与其追求亚原子级别的几何缩小，行业应该优化时间——将特征延迟τ从晶体管开关的皮秒尺度一直压缩到系统级任务完成时间。

何庭波在5月的主题演讲中指出，华为过去六年间已采用该方法的早期变体设计并量产了381款芯片。公司预计，到2031年，按照Tau缩放定律设计的芯片将达到相当于1.4纳米工艺的晶体管密度。

据EE Times报道，麒麟2026的数据构成了“首次在真实产品中对τ缩放进行系统级验证”——V2论文现在用生产测量数据而非仅靠预测支持了这一论断。