首款逻辑折叠芯片量产，华为麒麟9050实现三维重构

电路折叠起来，移动芯片与旗舰手机的创新边界再次被拓展。

在华为终端创新技术沟通会上，华为公布了基于「韬定律」打造的首款逻辑折叠芯片——麒麟9050 Pro。通过跨层三维重构电路，该芯片大幅缩短了数据传输距离，为新一代旗舰手机提供了更强的算力基础。同时，华为半导体业务无线终端芯片产品管理部部长徐松余透露，下一代“麒麟2027”芯片已在测试中，进展均符合预期。

硬件持续迭代的根基在于底层研发。2025年华为研发投入达1923亿元，研发费用率21.8%；2016年至2025年十年间，华为累计研发投入已超1.38万亿元，在影像、屏幕、架构及芯片领域构建了完整的技术护城河。

5000万混合键合实现逻辑折叠

传统芯片多采用二维平面布局，信号绕行路径长、延迟高。麒麟9050 Pro引入的逻辑折叠技术，将多颗裸片（Die）从三维视角进行协同设计，按逻辑关系分层放置，再通过极密集的垂直互连打通通路，核心逻辑在于通过“时间缩微”压缩信号传播和等待时延。

要让多层电路协同运作，垂直互连密度是核心难点。麒麟9050系列的互连规模超过5000万混合键合，提供超500万有效信号互连通道。其顶层金属间距为720纳米，混合键合间距缩小至1.5微米，比例小于3，满足了高密度逻辑折叠的关键指标。

官方数据显示，该芯片晶体管密度提升了53.5%。三维重构缩短了时钟走线，改善了时钟偏斜，也为降低工作电压创造了空间。对比上一代麒麟9030 Pro：

• CPU性能提升25%，主频提升12.7%；
• GPU性能提升40%，功耗降低45%；
• NPU算力提升140%，功耗降低66%。

以CPU子系统为例，核心与L1、L2缓存（Cache）之间的关键路径被分布在上下两层，极大释放了主频提升的潜力。

30B模型端侧运行与整机协同

算力与能效的突破直接映射到了端侧体验上。

在AI能力方面，麒麟9050 Pro搭载新一代达芬奇架构NPU，通过多级存算协同架构，将活跃的计算专家加载至DDR内存，未调用参数保留在Flash中，并配合低比特量化技术。最终实现仅新增不到2.5GB内存占用，即可在本地流畅运行30B MoE大模型。在本地相册整理等场景中，手机无需联网即可自主拆解指令并执行复杂任务，贴近真正的手机AI智能体（Agent）。

在影像链路中，麒麟9050的AI ISP内部集成了像素专用NPU，与外部通用NPU协同组成双引擎架构，将处理时延压缩在16.7毫秒以内，适配了4K 60帧视频的每帧计算需求，解决了高画质连续计算的排队开销。

此外，在屏幕显示上，针对双层OLED屏的校准数据量过大、驱动芯片DDIC存储受限的问题，麒麟SoC直接参与低亮度下的画质补偿，实现了跨芯片的软硬协同协同调度。

下一代麒麟芯片已在实物测试

逻辑折叠路线开启后，芯片演进的方向将围绕缩小键合间距、扩充互连规模及探索多层堆叠展开。徐松余透露，华为下一代“麒麟2027”芯片实物目前已在手中进行测试，各项测试结果均符合预期。

针对三维芯片普遍面临的散热与良率挑战，徐松余指出，缩短物理距离本身降低了信号通信功耗，有助于从源头抑制发热；而良率的稳步爬坡则依赖于EDA设计工具、跨层优化及制造体系的持续磨合。

麒麟9050 Pro的量产印证了逻辑折叠路线的工程可行性，随着后续产品的持续验证，半导体设计从平面向三维空间的跨越正逐步走向成熟。